全球首創！NYU工程團隊開發VeriGen AI模型 專攻晶片設計語言Verilog

紐約大學坦登工程學院研究團隊近期開發出VeriGen，這是全球首個專門用於生成Verilog程式碼的人工智慧模型。Verilog是描述晶片電路功能的硬體描述語言，這項突破性研究剛獲得2024年ACM電子系統設計自動化學報最佳論文獎，確認了其在自動化硬體描述語言生成領域的重大進展。

研究團隊負責人、電機與電腦工程學系教授Siddharth Garg指出：「通用型AI模型在生成Verilog程式碼方面表現不佳，主要是因為網路上可供訓練的Verilog程式碼樣本太少。這些模型對GitHub上常見的C和Python等語言表現良好，但對Verilog這類樣本稀少的語言就相形見絀。」

為解決這個難題，Garg教授帶領博士班學生、博士後研究員及教授Ramesh Karri、Brendan Dolan-Gavitt組成的團隊，建立並發布了史上最大的Verilog程式碼AI訓練資料集。他們從GitHub公開儲存庫蒐集了約5萬個Verilog檔案，並補充70本Verilog教科書內容，經過仔細過濾和去重複處理，建立了高品質訓練語料庫。

研究團隊接著對Salesforce開源的CodeGen-16B語言模型進行微調，這個包含160億引數的模型原本已預訓練處理自然語言和程式碼。訓練過程需要3個NVIDIA A100 GPU並行運算，僅模型引數就佔用30GB記憶體，完整訓練過程約需250GB GPU記憶體。

測試結果顯示，這個微調後的模型表現優異，不僅超越商業頂尖模型，體積更小一個數量級且完全開源。評估中，微調後的CodeGen-16B生成功能正確程式碼的比例達41.9%，優於商業模型code-davinci-002的35.4%。特別值得注意的是，微調使準確率從僅1.09%大幅提升至27%，充分展現領域專用訓練的優勢。

Garg教授強調：「我們證明透過針對特定任務微調模型，可以大幅縮減模型體積。」這種方法同時提升了準確率和效率，使模型能在標準筆記型電腦上執行，無需特殊硬體。

團隊對VeriGen進行了一系列難度遞增的硬體設計任務測試，從基礎數位元件到進階有限狀態機。雖然在最複雜的挑戰上仍不完美，但VeriGen在生成語法正確程式碼方面，表現顯著優於通用模型。

這項研究的重要性已獲業界認可，NVIDIA在2025年的後續研究中將VeriGen列為基於LLM的Verilog生成領域最早且最重要的基準之一，為AI輔助硬體設計的快速發展奠定基礎。

VeriGen的開源特性已在業界引起廣泛關注。雖然VeriGen是團隊發表在ACM論文的初始模型，但他們後續開發了名為CL Verilog的改進模型系列，表現更為優異。這些新型號已提供給高通和NXP等硬體公司評估潛在商業應用。

這項工作延續了NYU坦登學院早期的研究，包括2020年DAVE（從英文自動推導Verilog）專案，透過大規模語言模型微調創造更全面的解決方案。VeriGen與NYU坦登學院其他AI輔助晶片設計計劃相輔相成，包括與GPT-4對話設計出首個功能性微晶片的Chip Chat專案、美國國家科學基金會支援的Chips4All人才培育計畫，以及教導非STEM專業人士晶片設計的BASICS計畫。

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